在汽车信息娱乐应用中用低成本的PLD管理图像数据

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信息娱乐系统能在帮助司机安全前往目的地的同时娱乐乘客,而且这已不再是高档车辆的专利:现在新兴的汽车辅助驾驶系统正进入主流市场。前面的液晶显示器需要动态地从GPS显示器切换到许多摄相机中的一个,甚至是由车辆周围的几架照摄相机拍摄的图像的组合。后面摄相机的图像协助平行停车,确保离开停车位和安全驾驶在车道上,并避免与迎面而来的车辆碰撞。为了扩大司机在繁忙的十字路口的视野,前置摄像头(两个前轮上方的车身上安装的两个摄相机)可以显示图像。一些车辆能够提供“查看周围的图像”,这基本上是一个围绕车身的虚拟的360度视野,它们来自前面(尖端的引擎盖),后部和两边(侧镜)的摄相机拍摄的图像。对于不同尺寸的液晶显示屏,这些图像可能需要缩放(大小),调整和增强以提高图像质量。

管理图像数据需要新的IC。专用集成电路非常昂贵并具有风险,而ASSP又不灵活。可编程逻辑器件(PLD)克服了这些缺点,但用于图像数据面临着接口的挑战,这往往需要很高的性能,而且可编程逻辑器件的使用成本高。然而这种情况正在改变。现已推出新一代低成本具有高性能IO缓冲器的可编程逻辑器件。这些低成本的可编程逻辑器件提供高效的传输、处理,操作和数字数据的显示,同时使产品差异化,帮助实现产品上市时间和成本效益的目标。

传送图像数据

采用了各种方法在车辆上传输图像数据。一种常见的方法是使用LVDS来建立源同步接口。

一种适用于视频应用的流行技术是采用7:1 LVDS(低压差分信号)接口。通道连接,摄相机连接,平面显示器连接和FlatLink是这种方法的变种。LVDS是一种高速、低功耗,通用接口标准。它采用一对产生大小相等且方向相反的电流的差分信号,这也有助于降低总的辐射。此外,LVDS使用电流模式驱动,限制了功耗。美国国家半导体公司开发了基于LVDS的通道连接和FPD连接(平板显示连接)技术,作为平板显示器的解决方案,支持从图形控制器到LCD面板的数据传输。该技术后来被扩展为一个通用数据传输方式。摄相机连接是一个基于7:1 LVDS的标准,使用多达28位的数据,时钟频率可达85Gpbs,总吞吐量为2.38兆赫。德州仪器公司的FlatLink提供21:3或28:4的配置,支持4位、6位或8位RGB。

用低成本可编程逻辑器件挑战实现LVDS7:1

7:1 LVDS接口通常使用的三到五个LVDS数据通道和一个LVDS时钟通道。更高分辨率的显示器会使用四或五个LVDS数据通道。在一个时钟周期或周期中,在每个数据通道有7个串行位,如图1所示。


图1 7:1 LVDS接口的时序

用低成本的可编程逻辑器件实现LVDS接口7:1的挑战包括高速LVDS缓冲器和用于产生解串时钟的PLL,能够捕获输入的数据,具有高效,准确的匹配和数据格式化。

高速LVDS缓冲器:必须能够以相对较高的速度接收或发送数据和时钟至或来自可编程逻辑器件。准确的速度取决于分辨率、帧速率和显示器使用的颜色深度。例如,针对60赫兹到75赫兹的刷新率,800×600到1024×768的显示器需要LVDS数据发送从40兆赫至78.5兆赫的频率。这转换成LVDS数据速率为280Mbps至549Mbps。更高分辨率的显示器,如1280×1024、60赫兹,要求数据必须与一个108MHz的时钟一起传输。对于这些系统,数据以756 Mbps传输。

时钟发生器:通常的方法是接收输入时钟和使用一个锁相环,对每个数据位7倍于时钟频率。实际上,这是相当困难的,因为时钟运行速度极快。由于典型的显示接口的时钟速率为60MHz~100MHz或更高,乘以7产生420MHz到700MHz的频率。以这些时钟速率工作,任何图像控制和处理就不可能用一个低成本的PLD来实现。

数据采集,匹配及格式化:紧随LVDS输入缓冲器的寄存器必须准确地捕捉到数据。严格的时钟和数据关系的控制是很重要的,以捕获送入的高速数据流。这也是必要的匹配(减少)前面传递到PLD的数据速度。如果输入捕捉电路只运行在一个时钟的边沿,应该生成七个低速时钟的相移,用七个不同寄存器捕获输入数据。时钟产生和分配的挑战阻碍了用PLD来实现。时钟必须具有相对较低的抖动,因为其抖动必须计算在整个时序预算中。同样,在任何时序分析之中,必须考虑用于提供该时钟输入或输出寄存器的时钟分配网络的偏移。

在MachXO2 器件中实现7:1 LVDS的实例

可编程逻辑器件MachXO2具有特定功能的架构,支持7:1 LVDS接口。这些特性包括高性能的LVDS I/O缓冲器、双数据速率(DDR)I/O寄存器,匹配逻辑和具有专用3.5时钟分频器的高精度锁相环。这些特性和功能提供了一套完整的解决方案。MachXO2器件提供了多达21个数据通道。图2显示了接收器和发送器的四个数据通道。


图2 在MachXO2中的接收器和发送器

在此图中,MachXO2器件的接收模块接收四个数据通道,以及通过LVDS I/O缓冲器的时钟。这些缓冲器可以运行高达303兆赫(606 Mbps),支持高分辨率,显示刷新速率高达85 MHz的像素速率(SXGA)。 PLL是用3.5乘以时钟。然后通过一个低偏移边缘的时钟网至DDR捕获寄存器来分配较快的移相时钟(ECLK)。LVDS的数据送入具有7:1匹配功能的DDR寄存器。这个匹配使得I/O数据与高速EDGE时钟(ECLK)解多路复用,然后至较慢速度的FPGA时钟频率(SCLK)。

这个7:1 LVDS的解决方案包括自动对齐PLL输出时钟到最佳位置,用于对输入LVDS数据流采样,为自动对齐可编程逻辑器件的时钟至输入数据字添加逻辑。这些“软”的逻辑与“硬”资源相呼应,提供完整的显示接口解决方案。

MachXO2 PLD的发送模块接收28位并行数据和快速的DDR时钟(ECLK)。并行数据送入到具有7:1匹配功能的显示I / O逻辑单元。匹配功能使得具有低速系统时钟(SCLK)的输入数据复用至更高速度的DDR输出边缘时钟速率(ECLK)。

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